東芝メモリ、3次元フラッシュメモリ「BiCS FLASH」の96層積層プロセス開発

東芝メモリ、3次元フラッシュメモリ「BiCS FLASH」の96層積層プロセス開発

画像提供:マイナビニュース

東芝メモリは、3次元フラッシュメモリ「BiCS FLASH」の96層積層プロセスを適用した製品を試作し、基本動作を確認したと発表した。

この試作品は、256ギガビット(32ギガバイト)の3ビット/セル(TLC)で、従来のシリコン平面上にフラッシュメモリ素子を並べたNAND構造ではなく、シリコン平面から垂直方向にフラッシュメモリ素子を積み上げ、素子密度を大幅に向上した構造となっている。

回路技術やプロセスを最適化することでチップサイズを小型化し、64層積層プロセスを用いたBiCS FLASHと比較して、単位面積あたりのメモリ容量が約1.4倍に大容量化されている。

また、チップサイズの小型化により、1枚のシリコンウェハーから生産されるメモリ容量を増やし、ビットあたりのコスト削減を実現している。

なお、2017年後半にサンプル出荷、2018年に量産開始を予定しており、データセンター向けエンタープライズSSDやPC向けSSD、スマートフォン、タブレット、メモリカードなどを中心に展開していくとのことだ。96層プロセスを用いた製品は、同社四日市工場の第5棟、新・第2製造棟および2018年夏に第一期が竣工予定の第6製造棟でも製造する予定だという。

同社は、2007年に3次元積層構造を用いたフラッシュメモリを世界で初めて公表しており、今後も継続してメモリの大容量化や小型化といった多様な市場のニーズに応えるべく、フラッシュメモリの3次元積層構造化を進めていくとしている。
(早川厚志)

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